基于延遲的雙軌預(yù)充邏輯輸出轉(zhuǎn)換器專利登記公告
專利名稱：基于延遲的雙軌預(yù)充邏輯輸出轉(zhuǎn)換器
摘要：本發(fā)明涉及集成電路技術(shù)領(lǐng)域，公開了一種基于延遲的雙軌預(yù)充邏輯輸出轉(zhuǎn)換器，包括5個(gè)PMOS管P1～P5，4個(gè)NMOS管N1～N4，以及2個(gè)反相器F1～F2。其實(shí)現(xiàn)DDPL到CMOS轉(zhuǎn)換的功能，結(jié)構(gòu)簡單，數(shù)據(jù)路徑也不長，更重要的是其結(jié)構(gòu)對稱，處理不同數(shù)據(jù)時(shí)的功耗性能一致，DPA防御性能更優(yōu)。
專利類型：發(fā)明專利
專利號：CN201210182742.1
專利申請（專利權(quán)）人：北京大學(xué)
專利發(fā)明（設(shè)計(jì)）人：賈嵩;李夏禹;劉俐敏
主權(quán)項(xiàng)：一種基于延遲的雙軌預(yù)充邏輯輸出轉(zhuǎn)換器，其特征在于，包括5個(gè)PMOS管P1～P5，4個(gè)NMOS管N1～N4，以及2個(gè)反相器F1～F2，其中，P1的第一端分別與P2、P3的第一端連接，P2的第二端與P4的第一端連接，P4的第二端分別與N1、N2、N3、P5以及F1的第一端連接，P4的第三端分別與N2、N3以及P5的第二端連接，P5的第三端與P3的第二端連接，所述P5的第二端分別與N4的第一端以及F2的第一端連接，且P1、N1、N4由時(shí)鐘信號CLK控制，P2的第三端連接輸入信號A，P3的第三端連接輸入信號F1的
專利地區(qū)：北京
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