邏輯電路和半導(dǎo)體裝置專利登記公告

專利名稱：邏輯電路和半導(dǎo)體裝置

摘要：在時鐘門控技術(shù)被執(zhí)行的邏輯電路中，儲用功率被降低或者故障被抑制。該邏輯電路包括晶體管，其中，在沒有供給時鐘信號的時段，當(dāng)源極端子和漏極端子之間存在電勢差時，該晶體管處于截止?fàn)顟B(tài)。該晶體管的溝道形成區(qū)是使用氧化物半導(dǎo)體形成，在該氧化物半導(dǎo)體中，氫濃度被降低。具體地，氧化物半導(dǎo)體的氫濃度為5×1019(原子/立方厘米)或更低。因此，可以減少晶體管的泄漏電流。結(jié)果，在該邏輯電路中，可以實(shí)現(xiàn)儲用功率的減少以及故障的抑制。

專利類型：發(fā)明專利

專利號：CN201080048602.4

專利申請（專利權(quán)）人：株式會社半導(dǎo)體能源研究所

專利發(fā)明（設(shè)計）人：鹽野入豐;小林英智

主權(quán)項：一種邏輯電路，含有第一時段和第二時段，其中，在所述第一時段，時鐘信號被輸入，而在所述第二時段，所述時鐘信號沒有被輸入，該邏輯電路包括：晶體管，當(dāng)在所述第二時段內(nèi)源端子和漏端子之間存在電勢差時，該晶體管處于截止?fàn)顟B(tài)，其中，所述晶體管的溝道形成區(qū)是使用氧化物半導(dǎo)體形成的，在所述氧化物半導(dǎo)體中，氫濃度為5×1019原子/立方厘米或更低。

專利地區(qū)：日本